Chipgalerie

MMIC-Phasenschieber für den Einsatz in phasengesteuerten Arrayantennen im C-Band

Verantwortliche für den Entwurf:

Dennis Dario Aschenbrenner, Christoph Schick

Hochschule Konstanz
Fakultät für Elektrotechnik und Informationstechnik
Brauneggerstr. 55, 78462 Konstanz

Details
Entwurfsverfahren Full Custom Design
Technologie IHP SG25H3 250 nm BiCMOS 5M
Chipfläche 1,1 mm x 0,75 mm
Gehäuse Bare die
Funktionsblöcke Analoger Phasenschieber
Funktion Bei einer Betriebsfrequenz von 5,4 GHz ermöglicht der Chip die span-nungs-gesteuerte Einstellung der Einfügungsphase um bis zu -180°. Der Chip kommt im Speisenetzwerk einer elektronisch schwenkbaren Antenne zum Einsatz.
Herstelldatum I. Quartal 2014
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung D. Aschenbrenner, C. Schick, „Entwurf und Charakterisierung eines MMIC- Phasenschiebers für den Einsatz in phasengesteuerten Arrayantennen im C-Band“, Workshop der Multiprojekt-Chip-Gruppe Baden-Württemberg, Künzelsau, Juli 2014.

Chip-Daten zum Download:

HSKonstanz_MMIC1.pdf (86,4 KiB)

MMIC-Phasenschieber für den Einsatz in phasengesteuerten Arrayantennen im C-Band

Verantwortliche für den Entwurf:

Dennis Dario Aschenbrenner, Christoph Schick

Hochschule Konstanz
Fakultät für Elektrotechnik und Informationstechnik
Brauneggerstr. 55, 78462 Konstanz

Details
Entwurfsverfahren Full Custom Design
Technologie IHP SG25H3 250 nm BiCMOS 5M
Chipfläche 0,7 mm x 1,0 mm
Gehäuse Bare die
Funktionsblöcke Chip mit schaltbarer Einfügungsphase
Funktion Bei einer Betriebsfrequenz von 5.4GHz ermöglicht der Chip die span-nungs-gesteuerte Änderung der Einfügungsphase um 0° bzw. -180°. Der Chip kommt zusammen mit dem ebenfalls im Q1/2014 für die Hochschule Konstanz gefertigten Phasenschieber im Speisenetzwerk einer elektronisch schwenkbaren Antenne zum Einsatz.
Herstelldatum I. Quartal 2014
Kostenträger MPC-Gruppe Baden-Württemberg

Chip-Daten zum Download:

HSKonstanz_MMIC2.pdf (64,1 KiB)

Operationsverstärker, Bandgap-Referenz, Quarzoszillator und PLL

Verantwortliche für den Entwurf:

Marcio Camoleze de Andrade, Andreas Arnold, Goran Bratek, Christian Eschenbach, Ninja Koetsier, Gaelle Ritha Ngassa Tchouta, Bernd Vettermann, Jürgen Giehl

Hochschule Mannheim
Institut für Entwurf integrierter Schaltkreise
Paul-Wittsack-Straße 10, 68163 Mannheim

Details
Entwurfsverfahren Full Custom Design
Technologie AMS S35D4M5 0,35 μm CMOS 4M/2P
Chipfläche 2,35 mm²
Gehäuse SOIC 20
Funktionsblöcke Operationsverstärker, Bandgap-Referenz, Strombank, Quarzoszillator, Peaking Current Source, VCO (voltage controlled oscillator), Frequenzteiler mit Teilerverhältnis n = 2 … 8, Treiberpads
Funktion Es handelt sich um einen Testchip mit 4 unterschiedlichen Baugruppen. Der Operationsverstärker (OTA) hat eine Leerlaufverstärkung AV0 = 80 dB und eine Transitfrequenz ft = 25 MHz. Er ist auf maximale kapazitive Last CLmax = 50 pF ausgelegt. Die Bandgap-Referenz verfügt über einen Ausgang mit 1.21 V und einen gepufferten Ausgang mit 1.65V. Der Quarzoszillator liefert eine Taktfrequenz fosc = 10 MHz bei einer maximalen Frequenzabweichung von 1300 ppm. Mit der eingebauten PLL lassen sich daraus die Frequenzen fout = 80, 40, 26.7, 20, 16, 13.7,11.3 und 10 MHz erzeugen.
Herstelldatum II. Quartal 2014
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung Goran Bratek, Jürgen Giehl, Bernd Vettermann, Design eines Quarzoszillators in 0,35μm CMOS-Technologie, Vortrag am 43. MPC-Workshop, 5. Februar 2010, Göppingen, veröffentlicht im Tagungsband ISSN 1862-7102, S. 9-14, Ausgabe 43, Hrsg. Hochschule Ulm

Chip-Daten zum Download:

HSMannheim_OPV1.pdf (92,8 KiB)

Operationsverstärker und On-Chip Tiefpass-Filter 3. und 8. Ordnung

Verantwortliche für den Entwurf:

Andreas Arnold, Frauke Bohinsky, Irina Ohm, Paul Kamou Fansi, Ninja Koetsier, Bernd Vettermann, Jürgen Giehl

Hochschule Mannheim
Institut für Entwurf integrierter Schaltkreise
Paul-Wittsack-Straße 10, 68163 Mannheim

Details
Entwurfsverfahren Full Custom Design
Technologie AMS S35D4M5 0,35 μm CMOS 4M/2P
Chipfläche 2,04 mm x 2,04 mm
Gehäuse QFN32
Funktionsblöcke Operationsverstärker, Strombank, Peaking Current Source, Filter 3. und 8. Ordnung
Funktion Operationsverstärker (OTA, ft = 1 kHz, AV0 = 100 dB, CLastmax = 50 pF)
Aktive On-Chip Tiefpassfilter 3. und 8. Ordnung mit einer Eckfrequenz von 50 Hz. Die Eckfrequenz wird hierbei durch die Miller-kompensierten Opera-tionsverstärker bestimmt. Das Filter 3. Ordnung enthält 3 OPs und hat eine Verstärkung von 30 dB. Das Filter 8. Ordnung enthält 8 OPs, hat keine Verstärkung (0 dB) und muss noch extern beschaltet werden.
Herstelldatum II. Quartal 2014
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung Ninja Koetsier, Frauke Bohinsky, Albrecht Zwick, Marcio Camoleze de Andrade, Jürgen Giehl, Bernd Vettermann, , Design und Verifikation von On-Chip Tiefpass-Filtern 3. und 8. Ordnung mit Operationsverstärkern in einer 0.35µm CMOS-Technologie, Vortrag am 53. MPC-Workshop, 06. Februar 2015, Esslingen

Chip-Daten zum Download:

HSMannheim_OPV2.jpg (291,2 KiB)

High-speed Multiplexer-/Demultiplexer-IC

Verantwortliche für den Entwurf:

Christoph Rahnke, Josua Arndt, Bernd Vettermann, Jürgen Giehl

Hochschule Mannheim
Institut für Entwurf integrierter Schaltkreise
Paul-Wittsack-Straße 10, 68163 Mannheim

Details
Entwurfsverfahren Full Custom Design
Technologie AMS S35D4M5 0,35 μm CMOS 4M/2P
Chipfläche 1,4 mm x 1,3 mm
Gehäuse SOIC 16
Funktionsblöcke Komparatoren, Peaking Current Source, Logikblöcke, Buffer, Schalter
Funktion Der Chip enthält einen Double Balanced Mischer (jeweils 1:4) mit gemein-samer Ansteuerlogik und kann sowohl als MUX (Sender) als auch als DEMUX (Empfänger) betrieben werden. Das Eingangssignal wird perio-disch (jeweils 1/4 Periode) auf die 4 Ausgänge gelegt (für DEMUX Betrieb, bei MUX umgekehrt). Die minimale MUX-Periode beträgt 8 ns für das UKW-Band (DAB). Der Durchgangswiderstand der Schalter beträgt weniger als 10 Ohm. Die Ansteuerung erfolgt durch 2 differentielle 90° phasenverschobene Cosinusschwingungen (IQ) der MUX-Frequenz, die durch eine externe DDS erzeugt werden. Die internen Rechtecksignale werden über Komparatoren daraus erzeugt. Die Referenzströme werden durch eine Peaking Current Source erzeugt.
Herstelldatum II. Quartal 2011
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung C. Rahnke, J. Giehl, B. Vettermann, „Entwurf eines High-Speed Multiple-xers/De-multiplexers für einen Mischer in 0,35μm Technologie“, Workshop der Multiprojekt-Chip-Gruppe Baden-Württemberg, Karlsruhe, Tagungs-band ISSN 1862-7102, S. 29 – 34, Ausgabe 42, Juli 2009.

Chip-Daten zum Download:

HSMannheim_Mux.pdf (95,1 KiB)

Low Frequency Continuous Phase Differential Quadrature Phase Shift Keying Front End ASIC

Verantwortliche für den Entwurf:

Waldemar Grünwald, Daniel Bau, Dirk Jansen

Hochschule Offenburg
Badstraße 24, 77652 Offenburg

Details
Entwurfsverfahren Standardzellen
Technologie UMC CMOS 0,18 µm
Chipfläche 1,36 mm x 1,36 mm
Gehäuse QFN 32
Funktionsblöcke Universal transceiver based on inductive low frequency near field
transmission
Funktion Dieser Chip beinhaltet ein Frontend für die Übertragung von digitalen Daten auf einem Niederfrequenzträger von ca. 100 kHz - 200 kHz mit differenzieller Quadraturphasenmodulation. Die Datenrate beträgt nominel 9600 Baud. Das angewandte Verfahren enthält einen Gauss-Shift-Übergang, wodurch eine besonders niedrige Übertragungsbandbreite realisiert werden konnte. Nähere Einzelheiten sind der Dissertation von Nidal Fawaz 2009 zu entnehmen. Das Frontend wurde in der ePille Elektronik qualifiziert und erprobt. Der voliegende Chip macht das Verfahren allgemein für induktive Datenübertragung im medizinischen Bereich nutzbar. Das Interface zum Prozessor ist eine Byte-serielle Handshake Übertragung und kann von jedem Prozessor leicht bedient werden.
Herstelldatum 2010
Kostenträger MPC-Gruppe Baden-Württemberg

Chip-Daten zum Download:

HSOffenburg_DQPSK.pdf (264,1 KiB)

Mixed-Signal SoC for Biomedical Applications

Verantwortliche für den Entwurf:

Mayukh Bhattacharyya, Benjamin Dusch, Dirk Jansen

Hochschule Offenburg
Badstraße 24, 77652 Offenburg

 

Details
Entwurfsverfahren Full Custom Design
Technologie UMC CMOS 0,18 µm
Chipfläche 1,52mm x 3,24 mm
Gehäuse QFN64
Funktionsblöcke NFC-Interface, Energy Harvesting, SAR ADC, Sensor Interfaces, Sirius Microcontroller
Funktion Bei dem Chip handelt es sich um einen RFID/NFC (ISO 15693
standard) basierten, induktive versorgten SoC (system on chip) für biomedizinische Anwendungen. Der SoC enthält einen integrierten 32 bit Mikrocontroller inklusive Speicher, ein Sensor Interface für Spannungsgebend Sensoren mit einem SAR-AD-Umsetzer. Der Chip kann komplett passiv durch das Elektromagnetische Feld eines NFC-readers betrieben werden.
Herstelldatum IV. Quartal 2015
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung Bhattacharyya, M.; Dusch, B.; Jansen, D.; Mackensen, E.: Design and Verification of a Mixed-Signal SoC for Biomedical Applications. In: Proceeding of the 54. MPC-Workshop. Ulm, Juli 2015. Pages 43-38. ISSN 1868-9221

Testchip für ein Energy Harvesting IP in 0,18 μm CMOS-Technologie

Verantwortliche für den Entwurf:

Jens Rechtsteiner, Gerhard Forster

Hochschule Ulm
Institut für Kommunikationstechnik
Prittwitzstraße 10, 89075 Ulm

Details
Entwurfsverfahren Full Custom Design
Technologie UMC L180 Mixed-Mode/RF 180 nm CMOS 6M/1P 1.8V/3.3V
Chipfläche 0,89 mm x 0,89 mm (Core 0,35 mm x 0,35 mm)
Gehäuse QFN 24
Funktionsblöcke Sperrschwinger, Aktivgleichrichter, Bandgap-Referenz, Schaltregler, Linearregler, Logik. Extern wird ein Miniaturtransformator benötigt.
Funktion Der Chip enthält den IP-Core einer Versorgungseinheit, die eine Versor-gungsspannung von wahlweise 1,8 V oder 3,3 V zum Betrieb eines ASICs zur Verfügung stellt. Die Versorgungseinheit kommt ihrerseits mit eine Speisespannung von weniger als 100 mV aus. Wird dieser IP-Core in ein ASIC eingesetzt, so kann der Chip mit einer sehr geringen Versorgungs-spannung betrieben werden, die sich z.B. mit Peltier-Elementen aus gerin-gen Temperaturdifferenzen erzeugt lässt. Die Eigenstromaufnahme der Versorgungseinheit liegt bei 20 μA, der maximale Laststrom bei 1 mA.
Herstelldatum III. Quartal 2012
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung Rechtsteiner, J; Forster, G.: Ein Energy Harvesting IP für den Einsatz in einem 0,18 μm CMOS ASIC. In: Workshop der Multiprojekt-Chip-Gruppe Baden-Württemberg, Offenburg, Tagungsband ISSN 1868-9221, S. 1 – 12, Ausgabe 47, Februar 2012.

Testchip für ein Laser-Radar

Verantwortliche für den Entwurf:

Georg Vallant, Prof. Dipl.-Phys. Gerhard Forster

Hochschule Ulm
Institut für Kommunikationstechnik
Prittwitzstraße 10, 89075 Ulm

Details
Entwurfsverfahren Mixed Signal-Entwurf
Analogteil: Full Custom Design
Digitalteil: Standardzellen-Entwurf
Technologie C35B4C3 0,35 μm CMOS 4 Metal / 2 Poly / HR
Chipfläche 2,15 mm x 1,70 mm
Gehäuse QFN 48
Funktionblöcke Analogteil:5 Transimpedanzverstärker, Komparatoren, 1 DPLL
Digitalteil: 5 Zähler, Ausleselogik
Funktion Mit dem Testchip sollten kritische Komponenten eines Laserradar-Empfängers untersucht werden. Der spätere Chip soll einmal 64 Emp-fangskanäle zur gleichzeitigen Laufzeitbestimmung eines reflektierten La-serpulses enthalten. Jeder Kanal besteht aus einem Transimpedanzver-stärker (Transimpedanz 100 kΩ, Bandbreite 380 MHz), einem Komparator (Laufzeit 1,4 ns) und einem Zähler. Das System arbeitet mit einem internen Takt von 640 MHz, der mittels Frequenzsynthese gewonnen wird. Der Testchip enthält 4 Slices sowie einen Referenzkanal mit zusätzlichen Diag-noseanschlüssen. Er konnte bereits erfolgreich getestet werden.
Herstelldatum III. Quartal 2008
Kostenträger MPC-Gruppe Baden-Württemberg

Chip-Daten zum Download:

HSUlm_LRTest.pdf (101,4 KiB)

Ultra-Low-Power-Verstärker-ASIC mit Energy Harvesting

Verantwortliche für den Entwurf:

Benjamin Steiner, Gerhard Forster

Hochschule Ulm
Institut für Kommunikationstechnik
Prittwitzstraße 10, 89075 Ulm

Details
Entwurfsverfahren Full Custom Design
Technologie UMC L180 Mixed-Mode/RF 180 nm CMOS 6M/1P 1.8V/3.3V.
Chipfläche 0,98 mm x 0,98 mm
Gehäuse QFN 24
Funktionsblöcke Sperrschwinger, Aktivgleichrichter, Bandgap-Referenz, Schaltregler, Linearregler, Logik, Spannungsverdoppler, Ultra-Low-Power-Verstärker
Funktion Der Chip enthält den IP-Core einer Versorgungseinheit, die eine Versor-gungsspannung von wahlweise 1,8 V oder 3,3 V zum Betrieb eines ASICs zur Verfügung stellt. Die Versorgungseinheit kommt ihrerseits mit einer Speisespannung von weniger als 100 mV aus. Als Nutzlast befindet sich auf dem Chip ein Operationsverstärker mit zwei Differenzeingängen (Diffe-rential Difference Amplifier, DDA) zur Verstärkung von hochohmigen Diffe-renzsignalen. Mit einer Stromaufnahme von 1 μA erreicht er eine Verstär-kung von 70 dB und eine Transitfrequenz von 1 MHz.
Herstelldatum II. Quartal 2014
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung J. Rechtsteiner, G. Forster, „Ein Energy Harvesting IP für den Einsatz in einem 0,18 μm CMOS ASIC“, Workshop der Multiprojekt-Chip-Gruppe Baden-Württemberg, Offenburg, Tagungsband ISSN 1868-9221, S. 1 – 12, Ausgabe 47, Februar 2012

CMOS-Leistungsverstärker für niedrige Versorgungsspannungen

Verantwortliche für den Entwurf:

Lukas Schumm, Prof. Dipl.-Phys. Gerhard Forster

Hochschule Ulm
Institut für Kommunikationstechnik
Prittwitzstraße 10, 89075 Ulm

Details
Entwurfsverfahren Full Custom Design
Technologie AMS C35B4C3 0,35 μm CMOS 4M/2P/HR
Chipfläche 1,19 mm x 1,00 mm
Gehäuse DIL 16
Funktionsblöcke Rail-to-Rail-Operationsverstärker mit Versorgungseinheit
Funktion Der Chip enthält den IP-Core eines CMOS-Operationsverstärkers, der sowohl am Ausgang als auch am Eingang bis an die Versorgungsspan-nung aussteuerbar ist. Bei der Versorgungsspannung 3,3 V erreicht die Endstufe eine Ausgangsspannung von 3,0 Vpp an 50 Ohm. Die Schlei-fenverstärkung beträgt 82 dB, die Transitfrequenz 10 MHz und die Off-setspannung liegt unter 2 mV.
Herstelldatum IV. Quartal 2011
Kostenträger MPC-Gruppe Baden-Württemberg
Veröffentlichung Schumm, L.; Forster, G.: Ein CMOS-Verstärker für niedrige Versorgungs-spannungen. In: Workshop der Multiprojekt-Chip-Gruppe Baden-Württemberg, Furtwangen, Tagungsband ISSN 1868-9221, S. 7 – 15, Aus-gabe 46, Juli 2011.

Hoch-Volt-Interface für 230 V-Netzbetrieb von ICs

Verantwortliche für den Entwurf:

Daniel Lutz, Bernhard Wicht

Robert Bosch Zentrum für Leistungselektronik
Alteburgstraße 150, 72762 Reutlingen

Details
Entwurfsverfahren Full Custom Design
Technologie 180 nm Hoch-Volt BiCMOS
Chipfläche 3,88 mm x 2,19mm
Gehäuse CDIP 48
Funktionsblöcke Hoch-Volt-Interface für 230V Netzspannung, Gleichrichter, Zwischenkreisstabilisierung
Funktion Bei diesem Chip handelt es sich um einen Testchip, welcher im vom BMBF geförderten Projekt „Hochintegrierte ACDC-Wandler als Kleinstnetzteil für direkten 230 V Netzbetreib von Integrierten Schaltungen“ (HAWIS) entwickelt wurde. Dieser Chip enthält Testschaltungen für ein Interface zur 230 V-Netzspannung. Die Netzspannung wird auf eine im Chip handhabbare Spannung gewandelt. Diese Spannung wird gleichgerichtet und mittels einer Zwischenkreisstabilisierung auf eine einstellbare Spannung (z.B. 40 V) stabilisiert. Diese stabilisierte Spannung steht auf dem Chip weiteren Funktionsblöcken zur Verfügung.
Herstelldatum II. Quartal 2014
Kostenträger Industriepartner

Chip-Daten zum Download:

HSReutlingen_HVInterface.pdf (111,6 KiB)

Galvanisch getrennter High-Side-Gatetreiber

Verantwortliche für den Entwurf:

Achim Seidel, Marco Costa, Joachim Joos, Bernhard Wicht

Hochschule Reutlingen
Alteburgstraße 150, 72762 Reutlingen

Details
Entwurfsverfahren Full Custom Design
Technologie 180 nm Hoch-Volt BiCMOS
Chipfläche 2 mm x 1,15 mm
Gehäuse SO 28
Funktionsblöcke Gatetreiber-Ausgangsstufe mit integrierter Bootstrapschaltung, Gleichrichter, Fre-quenzdemodulation, Amplitudenmodulation, Bandgap-Referenz, Linearregler, La-dungspumpe, Power-On-Reset.
Funktion Der galvanisch getrennte High-Side-Gatetreiber erhält seine Ansteuersignale mittels Frequenzmodulation über einen diskreten Signalübertrager, worüber auch Signale von der Treiberseite zur Ansteuerelektronik mittels Amplitudenmodulation übertragen werden können. Seine Schaltenergie wird über eine diskrete Bootstrapschaltung bereitgestellt. Ein dauerhaftes Einschalten des Gatetreibers wird durch die Übertragung einer kleinen Energiemenge über den Signalübertrager ermöglicht. Die 15 V-Treiberausgangsstufe enthält eine vollintegrierte Bootstrapschaltung, welche eine Hochvoltkapazität zur Ladungsspeicherung verwendet, wodurch die Schaltung sehr flächeneffizient aufgebaut ist.
Herstelldatum IV. Quartal 2013
Kostenträger Industriepartner
Veröffentlichungen A. Seidel, M. Costa, J. Joos, and B. Wicht, “Bootstrap circuit with high-voltage charge storing for area efficient gate drivers in power management systems,” in ESSCIRC 2014, Proceedings of the 40th European Solid State Circuits Confer-ence, Sept 2014, pp. 159–162.

A. Seidel, M. Costa, J. Joos, and B. Wicht, „Isolated 100% PWM gate driver with auxiliary energy and bidirectional FM/AM signal transmission via single transform-er,” in Proc. Applied Power Electronics Conference and Exposition, Charlotte, U.S.A., p. 2581 - 2584, March. 15-19, 2015.

A. Seidel, M. Costa, J. Joos, and B. Wicht, "Area Efficient Integrated Gate Drivers Based on High-Voltage Charge Storing", Submitted to IEEE Journal of Solid-State Circuits, July 2015, in press.

Ansteuer-IC für einen galvanisch getrennten High-Side-Gatetreiber

Verantwortliche für den Entwurf:

Achim Seidel, Stephan Storm, Bernhard Wicht

Hochschule Reutlingen
Alteburgstraße 150, 72762 Reutlingen

Details
Entwurfsverfahren Full Custom Design
Technologie 180 nm Hoch-Volt BiCMOS
Chipfläche 4,9 mm x 4,76 mm
Gehäuse LCC 44
Funktionsblöcke 2 LC-Oszillatoren, verschiedene Ausführungen integrierter Spulen und Übertrager
Funktion Der Chip enthält zwei Varianten eines LC-Oszillators mit einem frequenz-modulierbaren Resonanzkreis zur Ansteuerung eines galvanisch getrennten Gatetreibers mit frequenzmoduliertem Ansteuersignal (100-200 MHz)
Herstelldatum III. Quartal 2014
Kostenträger Industriepartner

Synchroner 12 V 10 MHz Abwärtswandler mit Totzeitregelung in 125 ps Auflösung

Verantwortliche für den Entwurf:

Jürgen Wittmann, Bernhard Wicht

Hochschule Reutlingen
Alteburgstraße 150, 72762 Reutlingen

Details
Entwurfsverfahren Full Custom Design
Technologie 180 nm Hoch-Volt BiCMOS
Chipfläche 2.1 mm x 3.0 mm
Gehäuse Bare Die
Funktionsblöcke Halbbrücken-Leistungsstufe, frequenzkompensierte Sample & Hold-Schaltungen, Komparatoren, 8-Bit-Digitalzähler, digitale differentielle 8-Bit-Verzögerungskette
Funktion Der Abwärtswandler ist für 12 V Eingangsspannung und ein sehr schnelle Taktfrequenz von 10 MHz ausgelegt. Zur Minimierung der dynamischen Verlustleistung dient eine neuartige Regelung der Totzeit an der Halbbrü-cken-Leistungsstufe. Gegenüber herkömmlichen Lösungen kann auf die Detektion des Einschaltens der Body-Diode verzichtet werden, wodurch zusätzliche Verluste und Störungen entfallen. Ein Prädiktiver Regelansatz erreicht eine genaue Regelung der Totzeit mit einer sehr kleinen zeitlichen Auflösung von 125 ps. Diese Auflösung wird mittels einer digitalen differentiellen Verzögerungskette erreicht, die sehr geringe Herstellungs- und Temperaturschwankungen aufweist. Messungen belegen eine Verringerung der Verlustleistung um 30 %, was einer Erhöhung des Wirkungsgrades um etwa 7 % entspricht.
Herstelldatum II. Quartal 2014
Kostenträger Industriepartner
Veröffentlichung J. Wittmann, A. Barner, Th. Rosahl, and B. Wicht, “A 12V 10MHz Buck Converter with Dead-Time Control Based on a 125ps Differential Delay Line,” submitted to ESSCIRC 2015, 41st European Solid State Circuits Conference, Sept 2015.

Hocheffizienter resonanter Spannungswandler bis 30 V mit Maximumsdetektion < 1 ns Auflö-sung und 50 V High-Speed-Levelshifter

Verantwortliche für den Entwurf:

Tobias Funk, Jürgen Wittmann, Bernhard Wicht

Hochschule Reutlingen
Alteburgstraße 150, 72762 Reutlingen

Details
Entwurfsverfahren Full Custom Design
Technologie 180 nm Hoch-Volt BiCMOS
Chipfläche 2.1 mm x 3.6 mm
Gehäuse CSOIC 28
Funktionsblöcke Nullspannungsdetektion, Sample and Hold-Schaltung, Komparator, ein-stellbare Signalverzögerung, Spannungsregler, PWM-Generierung, Levelshifter, Gate-Treiber, Leistungsschalter.
Funktion Um die Größe des passiven Ausgangsfilters zu reduzieren, soll ein Schalt-wandler mit Taktfrequenzen > 10 MHz betrieben werden. Die entstehenden Schaltverluste werden durch Zero-Voltage-Switching (ZVS) minimiert. Dazu ist der Leistungsschalter um einen LC-Resonanzkreis erweitert. Der optimale Einschaltzeitpunkt für den Leistungsschalter ist das Maximum des oszillierenden Spannungsknotens. Hierzu werden zum einen der Hochpunkt des oszillierenden Spannungsknotens detektiert und zum anderen Signallaufzeiten von Levelshifter und Gate-Treiber kompensiert. Um mit dem Schaltwandler einen Eingangsspannungsbereich bis 30 V abdecken zu können, wird der Einschaltzeitpunkt mit einem LSB < 1 ns durch ein prädiktives Regelungsverfahren mit Hilfe einer Mixed-Signal-Auswertung nachgestellt. Dies ermöglicht den effizienten Betrieb von resonanten Spannungswandlern mit Schwingfrequenzen bis zu 50 MHz.
Herstelldatum IV. Quartal 2013
Kostenträger Industriepartner
Veröffentlichung J. Wittmann, Th. Rosahl, B. Wicht: A 50 V High-Speed Level Shifter with High dv/dt Immunity for Multi-MHz DCDC Converters. In ESSCIRC 2014, Proc. 40th European Solid-State Circuits Conference, Venice, Italy, p. 151 - 154, Sept. 22-26, 2014.
T. Funk, J. Wittmann, T. Rosahl, B. Wicht, „A 20 V, 8 MHz Resonant DCDC Converter with Predictive Control for 1 ns Resolution Soft-Switching“, Circuits and Systems (ISCAS), 2015 IEEE International Symposium on, May 2015, in press.